CADR 回路図 SPC MEMORY AND POINTER

CADRマシンの回路図を見ていきます。簡単そうな所から。
http://www.unlambda.com/download/cadr/CADR4_schematic.pdf

49ページは18bit+パリティ、32個のメモリでスタック(SPC)を構成。-WCLKに同期。
SPC POINTERは同期式アップダウンカウンタ 74S159を2個。CLK4Fに同期。
SPC POINTERはパワーオンでは不定だが、ポインタの出力SPCPTR4〜SPCPTR0は読めるのでソフトで初期化しろということだろう。スタックのオーバーフロー/アンダーフローはチェックしないので、ソフトの責任で使用しろと書いてある。

　ところで、TTLのみで96ページもある回路図を読むのはなかなかつらいので、信号の生成元とそれを使っている箇所についてのクロスリファレンスが必要かな。気合が足らんと言われそうだが。

 
  

CADRソース調査 メモリについて

CADRマシンの回路図をたよりに中で使われているメモリについて調べた。
Retrocomputing - MIT CADR Lisp Machines

@natsutanさんのブロック図を参照してください。
制御パス 
データパス

以下はPROMだけど組み合わせ回路で実現：
part_32x32prom_maskright i_MSKR A[4:0] D[31:0] 
part_32x32prom_maskleft i_MSKL A[4:0] D[31:0]
part_32x8prom i_DMASK A[4:0] D[7:0]
part_512x49prom i_PROM0 A[8:0] D[48:0] 

このうち512ワードのi_PROM0はデータbit46が欠けている。元々のPROMには[48:47,45:0]の48bitが割り付けられている。74S472×12個。

以下はRAM、caddr.vでのソースではメモリ上のパリティはすでに取り除いてある：
part_32x19ram i_SPC A[4:0] D[18:0]　SPC STACK
元は32x2bit 82S21 ラッチ×10個(パリティ付き)

part_32x32ram i_MMEM A[4:0] D[31:0]　B-MEMORY(M-MEMORY)
元は32x2bit 82S21 ラッチ×17個(パリティ付き) 

part_2kx5ram i_VMEM0 A[10:0] D[4:0]　VMAP STAGE0
元はRAM 1k×1bit 93425A×12個

part_1kx24ram i_VMEM1_2 A[9:0] D[23:0] VMAP STAGE1,2
元はRAM 1k×1bit 93425A×25個

part_1kx32ram i_PDL、i_AMEM A[9:0] D[31:0] PDL MEMORY、A-MEMORY
元はRAM 1k×1bit 93425A×33個(パリティ付き)が2セット

part_2kx17ram i_DRAM A[10:0] D[16:0]　DISPATCH MEMORY
元はRAM 1k×1bit 93425A×36個

part_16x49ram i_IRAM A[13:0] D[48:0]　INSTRUCTION MEMORY
元はRAM 4k×1bit IN2147×196個

部品としてのRAMは3種類。うちラッチと書いたものはパススルーができる？
INSTRUCTION MEMORYがいちばん大きい。次いでDISPATCH MEMORYで、このあたりを外に追い出せばいけるか。VMAP関連についてはSTAGE0,1,2とcaddr.vソースとの対応付けが今のところはっきりしない。(CADRマシンの前身、CONSマシンのブロック図を参照しているのでその違いかもしれない)

SPC STACK、B-MEMORYのみ中身があるものにしてDE0(CycloneIII EP3C16F484C6)ターゲットで合成してみたら約１時間で4,229/15,408LE (27%)だった。まだ行けそうね。

QuartusIIでCADRのソースをコンパイル ２

QuartusIIでCADRのソースをコンパイル　続き
i_DRAMの中身をカラ(reg 宣言を削りassign DO=DI; とする)にして再度コンパイルしてみた今回は５時間を越えてどんどん進むが停まる気配がない。１０時間で打ち切り、すべてのRAMについて同様に中身をカラにしてみた。どうもreg宣言ばかりで明にRAMに割り当てていないようで、これがLE数を消費する原因と思われた。
結果は以下のとおり。

Flow Status Successful - Fri Feb 22 01:17:37 2013

Quartus II 64-Bit Version 12.1 Build 177 11/07/2012 SJ Web Edition

Revision Name caddr

Top-level Entity Name caddr

Family Cyclone IV GX

Device EP4CGX150DF31I7AD

Timing Models Final

Total logic elements 2,929 / 149,760 ( 2 % )

Total combinational functions 2,860 / 149,760 ( 2 % )

Dedicated logic registers 471 / 149,760 ( < 1 % )

Total registers 471

Total pins 27 / 508 ( 5 % )

Total virtual pins 0

Total memory bits 0 / 6,635,520 ( 0 % )

Embedded Multiplier 9-bit elements 0 / 720 ( 0 % )

Total GXB Receiver Channel PCS 0 / 8 ( 0 % )

Total GXB Receiver Channel PMA 0 / 8 ( 0 % )

Total GXB Transmitter Channel PCS 0 / 8 ( 0 % )

Total GXB Transmitter Channel PMA 0 / 8 ( 0 % )

Total PLLs 0 / 8 ( 0 % )

 　2929LEですと？ちょっと少なすぎるみたいだけどもここからRAMを盛っていく。
i_DRAM については外付けのDRAMと勘違いしていたのだがDispatchRAMで17bit幅☓11bitアドレスのStaticRAMだった。主記憶はCADRマシンの外にある。caddrではすでにパリティ用の1bitについては削減してあった。
　あとはクロック周り。osc50mhzを外部からの入力として、以下の接続。
osc50mhz--＞○--osc0--＞○--hifreq1,hifreq2--＞○--hfdlyd--＞○--hftomm(未使用)
hifreq1,hifreq2は実質同じ、hfdlydはさらに位相の遅れたクロックのつもり。
これらを元にディレイラインで30ns,70nsの遅れを作りRAMのサイクル用などに使っている。
また、NAND2個のたすきがけで制御を行なっている場所が５箇所あり、図面のCLOCK DISTRIBUSIONとMASTER CLOCKはPLLを使用したクロック制御モジュールとして起こしてやらなければならないだろう。これに合わせて非同期SRAM部分も合わせるか。

QuartusIIでCADRのソースをコンパイル

LISPマシンCADRの回路図とVerilog-HDLに変換されたソースリストを見て、これ今のFPGAに収まりそうじゃないかなと思って試しにコンパイルしてみた。もともとはすべてTTLで構成されていて、それをそのままVerilogの記述に変換したものと、きちんと書きなおされたものがある。後者はCADDR Reviced CADR Verilogとして公開されているのでこちらを使った。
Retrocomputing - MIT CADR Lisp Machines
　すでに@natsutanさんが三年前に試されているけど、最近のはどうかな？
[Lisp][Verilog][FPGA]cadrのVerilogソースのコンパイル その1

環境：Windows7 PRIMERGY TX100S1(Core2Quad 2.67GHzに差し替えたもの)
QuartusII 12.1 Build 177 64-bit

新規プロジェクトを作成し、ターゲットデバイスを一番LE数の大きそうなものにする。今回はCycloneIV GXにした。制約条件などのオプション指定はなにもなし。コンパイルにかかった時間は4時間23分、結果はFittingに失敗(113%)、LE数は169,005と出た。

Flow Status Flow Failed - Wed Feb 20 18:15:59 2013

Quartus II 64-Bit Version 12.1 Build 177 11/07/2012 SJ Web Edition

Revision Name caddr

Top-level Entity Name caddr

Family Cyclone IV GX

Device EP4CGX150DF31I7AD

Timing Models Final

Total logic elements 169,055 / 149,760 ( 113 % )

Total combinational functions 109,428 / 149,760 ( 73 % )

Dedicated logic registers 136,714 / 149,760 ( 91 % )

Total registers 136714

Total pins 27 / 508 ( 5 % )

Total virtual pins 0

Total memory bits 787,040 / 6,635,520 ( 12 % )

Embedded Multiplier 9-bit elements 0 / 720 ( 0 % )

Total GXB Receiver Channel PCS 0 / 8 ( 0 % )

Total GXB Receiver Channel PMA 0 / 8 ( 0 % )

Total GXB Transmitter Channel PCS 0 / 8 ( 0 % )

Total GXB Transmitter Channel PMA 0 / 8 ( 0 % )

Total PLLs 0 / 8 ( 0 % )

ソースは以下の修正が必要。

・caddr.v 74181.v 74182.v busint.v  memory.v rom.v を新規ファイルとしてプロジェクトに追加。（New Files... でVerilog-HDLを指定してコピペ）　lm2clock.vは多分いらない。

・caddr.vのソース修正 `includeをすべてコメントアウト。プロジェクト内のモジュールを多重に読み込むことになるので。
・memory.vのソース修正　initial begin~end部分をコメントアウト。
・busint.vのソース修正　initial begin~end部分をコメントアウトし、always@(posedge clk)部分とalways@(rst_n)部分をalways@(posedge clk or negedge rst_n)として合体させる。

　あとはメモリを外に出す、caddr.vが大きすぎるのである程度のモジュールに分割し面積を減らせるか検討。特にパリティ回路はまるっと削除しても問題なさそう。あとはALUをまとめてしまう、など。