FPGA TEST2

PUSH_SWのチャタリング処理がうまくいかなかったので40MHzのクロックを分周してカウントアップしてみた。 それにしても進捗が遅すぎる。

module test(LED,SW,PUSH_SW,CLOCK,RESET);
	
	input CLOCK;
	input RESET;
	input [7:0]SW;
	input [3:0]PUSH_SW; 
	output [7:0]LED;
	
	reg [22:0]count_work;
	reg [7:0]work;
  	
	always @(posedge CLOCK)
	count_work<=count_work+1;
	
	always @(posedge CLOCK or negedge RESET)
	begin
		if (RESET==0)
		work=0;
	   else
		if(count_work==0)
		work=work+1;
	end
	
	assign LED=~work;

endmodule