ＥＴＥ　開発日誌

仕事や趣味で開発したロボットや、製作状況をレポートします。

FPGA

2012年04月04日03:17

FPGA TEST3

カテゴリ
FPGA
7セグメントLEDの機能を追加してみました。８桁ＬＥＤで２進数カウント、左の桁の７セグメントLEDの１６進数でのカウント、右の桁はトグルスイッチ下位４bit入力で１６進数で出力。一番右のPUSH_SWでカウントのアップダウンを切り替えます。いまいちvelirog自体を理解してないのですが、一応動いているみたいです。だんだんコードが長くなってきので、次は階層化でしょうか。ｓｉｍの使い方も全くわからないのですぐに壁にぶつかりそう。






//velirogソース

module test(LED,SW,PUSH_SW,CLOCK,RESET,NANASEG_1,NANASEG_2);

	

	input CLOCK;

	input RESET;

	input [7:0]SW;

	input [3:0]PUSH_SW; 

	output [7:0]LED;

	output [7:0]NANASEG_1;

	output [7:0]NANASEG_2;



	reg [7:0]NANASEG_1;

	reg [7:0]NANASEG_2;

	reg [23:0]count_timer;

	reg [7:0]work1;

  	reg [3:0]work2;

	wire [3:0]work3;



	always @(posedge CLOCK)

	count_timer<=count_timer+1;

	

	always @(posedge CLOCK or negedge RESET)

	begin

		if (RESET==0)

		begin

			work1=0;

			work2=0;

		end

		else

		if(count_timer==0)

		begin

			if(PUSH_SW[0]==1)

			begin 

				work1=work1+1;

				work2=work2+1;				

			end	

			else 

			begin

				work1=work1-1;

				work2=work2-1;			

			end

		end

	end

	

	assign LED=~work1;

	assign work3=~SW;

	

	always @(work2)

	begin

	  case(work2)

          4'b0000:NANASEG_1 <= 8'b10001000;//0

          4'b0001:NANASEG_1 <= 8'b11101011;//1

          4'b0010:NANASEG_1 <= 8'b01001100;//2

          4'b0011:NANASEG_1 <= 8'b01001001;//3

          4'b0100:NANASEG_1 <= 8'b00101011;//4

          4'b0101:NANASEG_1 <= 8'b00011001;//5

          4'b0110:NANASEG_1 <= 8'b00011000;//6

          4'b0111:NANASEG_1 <= 8'b10001011;//7

          4'b1000:NANASEG_1 <= 8'b00001000;//8

          4'b1001:NANASEG_1 <= 8'b00001011;//9

          4'b1010:NANASEG_1 <= 8'b00001010;//A

          4'b1011:NANASEG_1 <= 8'b00111000;//b

          4'b1100:NANASEG_1 <= 8'b10011100;//C

          4'b1101:NANASEG_1 <= 8'b01101000;//d

          4'b1110:NANASEG_1 <= 8'b00011100;//E

	 4'b1111:NANASEG_1 <= 8'b00011110;//F

	 default:NANASEG_1 <= 8'b11110111;//.

     endcase

	end

	

	always @(work3)

	begin

		case(work3)

          4'b0000:NANASEG_2 <= 8'b10001000;//0

          4'b0001:NANASEG_2 <= 8'b11101011;//1

          4'b0010:NANASEG_2 <= 8'b01001100;//2

          4'b0011:NANASEG_2 <= 8'b01001001;//3

          4'b0100:NANASEG_2 <= 8'b00101011;//4

          4'b0101:NANASEG_2 <= 8'b00011001;//5

          4'b0110:NANASEG_2 <= 8'b00011000;//6

          4'b0111:NANASEG_2 <= 8'b10001011;//7

          4'b1000:NANASEG_2 <= 8'b00001000;//8

          4'b1001:NANASEG_2 <= 8'b00001011;//9

          4'b1010:NANASEG_2 <= 8'b00001010;//A

          4'b1011:NANASEG_2 <= 8'b00111000;//b

          4'b1100:NANASEG_2 <= 8'b10011100;//C

          4'b1101:NANASEG_2 <= 8'b01101000;//d

          4'b1110:NANASEG_2 <= 8'b00011100;//E

          4'b1111:NANASEG_2 <= 8'b00011110;//F

         default:NANASEG_2 <= 8'b11110111;//.

		endcase

	end	



endmodule





//ピンの割り当て





NET "PUSH_SW[0]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[1]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[2]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[3]" IOSTANDARD = LVCMOS33;

NET "LED[0]" IOSTANDARD = LVCMOS33;

NET "LED[1]" IOSTANDARD = LVCMOS33;

NET "LED[2]" IOSTANDARD = LVCMOS33;

NET "LED[3]" IOSTANDARD = LVCMOS33;

NET "LED[4]" IOSTANDARD = LVCMOS33;

NET "LED[5]" IOSTANDARD = LVCMOS33;

NET "LED[6]" IOSTANDARD = LVCMOS33;

NET "LED[7]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[0]" DRIVE = 2;

NET "PUSH_SW[1]" DRIVE = 2;

NET "PUSH_SW[2]" DRIVE = 2;

NET "PUSH_SW[3]" DRIVE = 2;

NET "LED[0]" DRIVE = 2;

NET "LED[1]" DRIVE = 2;

NET "LED[2]" DRIVE = 2;

NET "LED[3]" DRIVE = 2;

NET "LED[4]" DRIVE = 2;

NET "LED[5]" DRIVE = 2;

NET "LED[6]" DRIVE = 2;

NET "LED[7]" DRIVE = 2;

NET "LED[0]" SLEW = SLOW;

NET "LED[1]" SLEW = SLOW;

NET "LED[2]" SLEW = SLOW;

NET "LED[3]" SLEW = SLOW;

NET "LED[4]" SLEW = SLOW;

NET "LED[5]" SLEW = SLOW;

NET "LED[6]" SLEW = SLOW;

NET "LED[7]" SLEW = SLOW;

NET "PUSH_SW[0]" PULLUP;

NET "PUSH_SW[1]" PULLUP;

NET "PUSH_SW[2]" PULLUP;

NET "PUSH_SW[3]" PULLUP;



NET "LED[0]" LOC = P24;

NET "LED[1]" LOC = P22;

NET "LED[2]" LOC = P17;

NET "LED[3]" LOC = P15;

NET "LED[4]" LOC = P12;

NET "LED[5]" LOC = P10;

NET "LED[6]" LOC = P5;

NET "LED[7]" LOC = P3;

NET "PUSH_SW[0]" LOC = P62;

NET "PUSH_SW[1]" LOC = P60;

NET "PUSH_SW[2]" LOC = P57;

NET "PUSH_SW[3]" LOC = P53;

NET "SW[0]" LOC = P54;

NET "SW[1]" LOC = P58;

NET "SW[2]" LOC = P61;

NET "SW[3]" LOC = P63;

NET "SW[4]" LOC = P34;

NET "SW[5]" LOC = P36;

NET "SW[6]" LOC = P41;

NET "SW[7]" LOC = P48;



NET "SW[0]" IOSTANDARD = LVCMOS33;

NET "SW[1]" IOSTANDARD = LVCMOS33;

NET "SW[2]" IOSTANDARD = LVCMOS33;

NET "SW[3]" IOSTANDARD = LVCMOS33;

NET "SW[4]" IOSTANDARD = LVCMOS33;

NET "SW[5]" IOSTANDARD = LVCMOS33;

NET "SW[6]" IOSTANDARD = LVCMOS33;

NET "SW[7]" IOSTANDARD = LVCMOS33;

NET "SW[0]" DRIVE = 2;

NET "SW[1]" DRIVE = 2;

NET "SW[2]" DRIVE = 2;

NET "SW[3]" DRIVE = 2;

NET "SW[4]" DRIVE = 2;

NET "SW[5]" DRIVE = 2;

NET "SW[6]" DRIVE = 2;

NET "SW[7]" DRIVE = 2;

NET "SW[0]" PULLUP;

NET "SW[1]" PULLUP;

NET "SW[2]" PULLUP;

NET "SW[3]" PULLUP;

NET "SW[4]" PULLUP;

NET "SW[5]" PULLUP;

NET "SW[6]" PULLUP;

NET "SW[7]" PULLUP;



NET "CLOCK" LOC = P88;

NET "RESET" LOC = P89;



NET "CLOCK" IOSTANDARD = LVCMOS33;

NET "RESET" IOSTANDARD = LVCMOS33;

NET "CLOCK" DRIVE = 2;

NET "RESET" DRIVE = 2;

NET "CLOCK" PULLUP;

NET "RESET" PULLUP;



NET "NANASEG_1[0]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[1]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[2]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[3]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[4]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[5]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[6]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[7]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[0]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[1]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[2]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[3]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[4]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[5]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[6]" IOSTANDARD = LVCMOS33;

NET "NANASEG_2[7]" IOSTANDARD = LVCMOS33;

NET "NANASEG_1[0]" DRIVE = 2;

NET "NANASEG_1[1]" DRIVE = 2;

NET "NANASEG_1[2]" DRIVE = 2;

NET "NANASEG_1[3]" DRIVE = 2;

NET "NANASEG_1[4]" DRIVE = 2;

NET "NANASEG_1[5]" DRIVE = 2;

NET "NANASEG_1[6]" DRIVE = 2;

NET "NANASEG_1[7]" DRIVE = 2;

NET "NANASEG_2[0]" DRIVE = 2;

NET "NANASEG_2[1]" DRIVE = 2;

NET "NANASEG_2[2]" DRIVE = 2;

NET "NANASEG_2[3]" DRIVE = 2;

NET "NANASEG_2[4]" DRIVE = 2;

NET "NANASEG_2[5]" DRIVE = 2;

NET "NANASEG_2[6]" DRIVE = 2;

NET "NANASEG_2[7]" DRIVE = 2;



NET "NANASEG_1[0]" LOC = P83;

NET "NANASEG_1[1]" LOC = P94;

NET "NANASEG_1[2]" LOC = P91;

NET "NANASEG_1[3]" LOC = P86;

NET "NANASEG_1[4]" LOC = P66;

NET "NANASEG_1[5]" LOC = P68;

NET "NANASEG_1[6]" LOC = P78;

NET "NANASEG_1[7]" LOC = P84;



NET "NANASEG_2[0]" LOC = P95;

NET "NANASEG_2[1]" LOC = P92;

NET "NANASEG_2[2]" LOC = P90;

NET "NANASEG_2[3]" LOC = P85;

NET "NANASEG_2[4]" LOC = P79;

NET "NANASEG_2[5]" LOC = P71;

NET "NANASEG_2[6]" LOC = P67;

NET "NANASEG_2[7]" LOC = P65;
2012年04月01日23:30

FPGA　TEST2

カテゴリ
FPGA
PUSH_SWのチャタリング処理がうまくいかなかったので40MHzのクロックを分周してカウントアップしてみた。 それにしても進捗が遅すぎる。 
module test(LED,SW,PUSH_SW,CLOCK,RESET);
	
	input CLOCK;
	input RESET;
	input [7:0]SW;
	input [3:0]PUSH_SW; 
	output [7:0]LED;
	
	reg [22:0]count_work;
	reg [7:0]work;
  	
	always @(posedge CLOCK)
	count_work<=count_work+1;
	
	always @(posedge CLOCK or negedge RESET)
	begin
		if (RESET==0)
		work=0;
	   else
		if(count_work==0)
		work=work+1;
	end
	
	assign LED=~work;

endmodule
2012年03月30日23:40

FPGA　TEST1

カテゴリ
FPGA
テストボードを作って2ヶ月放置していましたが、春休みで時間ができたのでちょっと触ってみました。

開発環境はXilinxのISE13.4です。

はじめにプロジェクトを新規作成して、FPGAのチップの指定を行います。
言語はverilogです。

1


コードを書いてエラーがでなければ
PlanAheadというツールでFPGAのピンに割り当てていきます。
割り当てだけでなくプルアップの有効、無効。ピンの駆動電流も設定できます。

2



特にエラーがなければ、
iMPACTというツールでFPGAに書き込みます。

3



実際に動作させるとこんな感じ




チャタリングのせいでぐだぐだです。リセットボタンでＬＥＤが全部クリアされます。
マイコンより難しいなという印象です。何か目標がないとモチベーションが、、、

とりあえず今回のveｒｉｌｏｇのコードとピンの割り当ては以下に、
今回使ってない物も割り当てられてます。


module test(LED,SW,PUSH_SW,CLOCK,RESET);

	

	input CLOCK;

	input RESET;

	input [7:0]SW;

	input [3:0]PUSH_SW; 

	output [7:0]LED;

	

	reg [7:0]work;

  		

	always @(negedge PUSH_SW[0] or negedge RESET)

	begin

		if (RESET == 1'b0)

		work<=0;

	   else	

		work<= work + 1;

	end

	

	assign LED=~work;



endmodule




NET "PUSH_SW[0]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[1]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[2]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[3]" IOSTANDARD = LVCMOS33;

NET "LED[0]" IOSTANDARD = LVCMOS33;

NET "LED[1]" IOSTANDARD = LVCMOS33;

NET "LED[2]" IOSTANDARD = LVCMOS33;

NET "LED[3]" IOSTANDARD = LVCMOS33;

NET "LED[4]" IOSTANDARD = LVCMOS33;

NET "LED[5]" IOSTANDARD = LVCMOS33;

NET "LED[6]" IOSTANDARD = LVCMOS33;

NET "LED[7]" IOSTANDARD = LVCMOS33;

NET "PUSH_SW[0]" DRIVE = 2;

NET "PUSH_SW[1]" DRIVE = 2;

NET "PUSH_SW[2]" DRIVE = 2;

NET "PUSH_SW[3]" DRIVE = 2;

NET "LED[0]" DRIVE = 2;

NET "LED[1]" DRIVE = 2;

NET "LED[2]" DRIVE = 2;

NET "LED[3]" DRIVE = 2;

NET "LED[4]" DRIVE = 2;

NET "LED[5]" DRIVE = 2;

NET "LED[6]" DRIVE = 2;

NET "LED[7]" DRIVE = 2;

NET "LED[0]" SLEW = SLOW;

NET "LED[1]" SLEW = SLOW;

NET "LED[2]" SLEW = SLOW;

NET "LED[3]" SLEW = SLOW;

NET "LED[4]" SLEW = SLOW;

NET "LED[5]" SLEW = SLOW;

NET "LED[6]" SLEW = SLOW;

NET "LED[7]" SLEW = SLOW;

NET "PUSH_SW[0]" PULLUP;

NET "PUSH_SW[1]" PULLUP;

NET "PUSH_SW[2]" PULLUP;

NET "PUSH_SW[3]" PULLUP;





NET "LED[0]" LOC = P24;

NET "LED[1]" LOC = P22;

NET "LED[2]" LOC = P17;

NET "LED[3]" LOC = P15;

NET "LED[4]" LOC = P12;

NET "LED[5]" LOC = P10;

NET "LED[6]" LOC = P5;

NET "LED[7]" LOC = P3;

NET "PUSH_SW[0]" LOC = P62;

NET "PUSH_SW[1]" LOC = P60;

NET "PUSH_SW[2]" LOC = P57;

NET "PUSH_SW[3]" LOC = P53;

NET "SW[0]" LOC = P54;

NET "SW[1]" LOC = P58;

NET "SW[2]" LOC = P61;

NET "SW[3]" LOC = P63;

NET "SW[4]" LOC = P34;

NET "SW[5]" LOC = P36;

NET "SW[6]" LOC = P41;

NET "SW[7]" LOC = P48;





NET "SW[0]" IOSTANDARD = LVCMOS33;

NET "SW[1]" IOSTANDARD = LVCMOS33;

NET "SW[2]" IOSTANDARD = LVCMOS33;

NET "SW[3]" IOSTANDARD = LVCMOS33;

NET "SW[4]" IOSTANDARD = LVCMOS33;

NET "SW[5]" IOSTANDARD = LVCMOS33;

NET "SW[6]" IOSTANDARD = LVCMOS33;

NET "SW[7]" IOSTANDARD = LVCMOS33;

NET "SW[0]" DRIVE = 2;

NET "SW[1]" DRIVE = 2;

NET "SW[2]" DRIVE = 2;

NET "SW[3]" DRIVE = 2;

NET "SW[4]" DRIVE = 2;

NET "SW[5]" DRIVE = 2;

NET "SW[6]" DRIVE = 2;

NET "SW[7]" DRIVE = 2;

NET "SW[0]" PULLUP;

NET "SW[1]" PULLUP;

NET "SW[2]" PULLUP;

NET "SW[3]" PULLUP;

NET "SW[4]" PULLUP;

NET "SW[5]" PULLUP;

NET "SW[6]" PULLUP;

NET "SW[7]" PULLUP;





NET "CLOCK" LOC = P88;

NET "RESET" LOC = P89;





NET "CLOCK" IOSTANDARD = LVCMOS33;

NET "RESET" IOSTANDARD = LVCMOS33;

NET "CLOCK" DRIVE = 2;

NET "RESET" DRIVE = 2;

NET "CLOCK" PULLUP;

NET "RESET" PULLUP;
2012年01月29日19:47

FPGAトレーニングボード

カテゴリ
FPGA
電子工作
写真

今日はＦＰＧＡ練習用の回路を製作。
トグルスイッチ8個、プッシュスイッチ4個、LED8個、7SEG2個を搭載。
7SEGはダイナミック点灯にするべきだったのですが、個別に配線しています。
ＦＰＧＡのピンは入力専用のピンもあるので確認しながら配置していきました。すべてのピンの半分ぐらい使ってしまったようで、後々ＡＤコンバーターや液晶がつなげられるのか微妙になってきました。
さっそく回路を構築しようと思いましたが、まだ開発環境になれていなのとピン配置がかなり面倒で時間切れとなってしまいました。明日から頑張ろう。
2012年01月08日16:43

JTAG HS1 到着

カテゴリ
FPGA
ストロベリーリナックスさんよりJTAG　HS1が到着しました。
しかし小さい。これで5250円かー、中身がFT2232とレベル変換ICだったら高いなー。収縮チューブを開けてみる勇気はないです。さっそくIMPACT13.2からFPGAに書き込んでみました。まったく問題ないです。これで古いVERのIMPACT10.1ともさよならです。
写真
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